برای بچه های ++C امام صادق

برنامه ای بنویسید که از یک آرایه 10 خانه ای از نوع float تشکیل شده که در ابتدا محتویات همه خانه ها صفر است. برنامه پس از اجرا شدن منویی به شکل زیر نمایش میدهد:

I for input

M for minimum

X for maximum

S for sum

A for average

در صورتیکه کاربر حرف I را فشاردهد تابعی به نام () input اجرا می شود و 10 عدد را از کاربر دریافت می کند و در 10 خانه آرایه قرار می گیرد. اگر کاربر حرف M را تایپ کند تابعی به نام ()minimumاجرا می شود از میان 10 عدد موجود در آرایه کوچکترین عدد پیدا میشود و نمایش داده می شود.

اگر کاربر حرف Xرا تایپ کند تابعی به نام ()Maximumاجرا می شود از میان 10 عدد موجود در آرایه بزرگترین عدد پیدا میشود و نمایش داده می شود. اگر حرف S تایپ شود تابعی به نام ()Sum اجرا می شود و مجموعه اعداد 10 خانه آرایه محاسبه و نمایش می یابد.

اگر حرف A تایپ شود تابعی به نام ()Average اجرا می شود و میانگین اعداد 10 خانه آرایه محاسبه و نمایش می یابد. 

Email: [e-mail]

کتاب Digital VLSI Systems Design A Design Manual for Implement

این کتاب که نام کامل آن
 Digital VLSI Systems Design , a A Design Manual for Implementation of Projects on FPGAs and ASICs Using Verilog

است در واقع یک کتاب فوق العاده برای verilog HDL است که نویسنده آن یک هندی به نام دکتر S. Ramachandran  است. بخش های مهم کتاب به قرار زیر است:
فصل اول کتاب راجع به معرفی سیستم های دیجیتال VLSI و روش های طراحی آنست
 (Introduction to Digital VLSI Systems Design) این فصل به کاربردهای سیستم های VLSI می پردازد  (Applications of VLSI Systems) ، سیستم های مبتنی بر پردازنده را شرح می دهد(Processor Based Systems) ، سیستم های Embedded (توکار) را تشریح می کند و سپس سیستم های مبتنی بر FPGA را شرح می دهد(FPGA Based Systems). در این بخش از سیستم فشرده سازی ویدئویی به عنوان مثالی از سیستم مبتنی بر FPGA صحبت می کند. سپس به تشریح طراحی سیستم های دیجیتال با FPGA می پردازد (Digital System Design Using FPGAs). در این بخش به عنوان نمونه  از FPGA خانواده SPARTAN-3 شرکت Xilinx یاد می شود. در ادامه این فصل از سیستم های باز پیکربندی مبتنی بر FPGA صحبت می شود (Reconfigurable Systems Using FPGAs
فصل دوم مروری بر طراحی دیجیتال است (Review of Digital Systems Design)
فصل سوم راجع به طراحی مدرارات منطقی ترتیبی و ترکیبی با استفاده از Verilog است.
فصل چهارم را جع به نحوه نوشتن آزمونگر برای تست مدار طراحی شده پرداخته می شود(Writing a Test Bench for the Design)
فصل پنجم به راهمایی در مورد شماتیک طراحی می پردازد(RTL Coding Guidelines)
فصل ششم توضیحات درخشانی از نحوه استفاده از modelsim برای شبیه سازی ارائه می دهد.
فصل هفتم به سنتز طرح می پردازد و ابزار سنتزی به نام Synplify را معرفی می کند.
فصل هشتم راجع به جادهی طرح بر روی FPGA و مسیر یابی صحب می کند و ابزار  Place and Route شرکت XILINX را بررسی می کند.
فصل نهم به نحوه طراحی انواع حافظه RAM و ROM با استفاده از Verilig می پردازد.
فصل دهم راجع به نحوه طراحی مدارات محاسباتی بتا استفاده از Verilog می پردازد.
فصل یازدهم به توسعه الگوریتم ها و  بازبینی با استفاده از  زبانهای سطح بالا می پردازد.
فصل دوازدهم به طراحی معماری می پردازد.
در فصل سیزدهم دو پرژه به نام های PCI Bus Arbitrer و DCTQ Processor  حل می شود.
فصل چهاردهم به پیاده سازی سخت افزار با استفاده از بردهای ورودی/خروجی و بردهای FPGA می پردازد.
فصل پانزدهم به پیشنهاد پروژه هایی در رابطه با پیاده سازی با استفاده از FPGA/ASIC می پردازد. از جمله دوربین ها، اسباب بازی ها و بازی ها، سیستم های کنترل، قطعات جانبی کامپیوتر و غیره می پردازد.


دانلود کتاب آموزش طراحی سیستم های دیجیتالی VLSI با استفاده از Verilog :
 
                           ====>    دانلود بخش اول
                                ====>      دانلود بخش دوم

اعلام نتایج آزمون میان ترم ++C ===========نمره از 20

1)خساره                     =====6

2)کیامقدم                   =====1.5

3) شیرزاد                   ======10

4)خیری                      ======ت

5)موید                         =====3

6)دهقان                      =====11.5

7)محمدی                    =====12.5

8) کاملی                    ===== 4

9)سکوتی                  ======14

10)صالح آبادی            ======8

11)حقیقی                 ======5

12)حیدری                  ======5

13)عامری                  ======5.5

14)جهان شاهی        ======14

15)راهور                   ======11

16)خواجوی               ======14

17)کمالی فرد             ======10

18)رجبلو                   ======16

19)پورغلام                 ======5

SynaptiCAD Verilogger pro ابزاری عالی برای شبیه سازی درverilog

تذکر: یکی از کاربردهای این نرم افزار برای تبدیل کدهای Verilog   ,  VHDL  به یکدیگر است.

این نرم افزار در 5 بخش به صورت فشرده سازی شده در لینک های زیر برای دانلود قرار داده شده است. حجم کل نرم افزار پس از باز شدن از حالت فشرده حدود 124 مگابایت است:

---

دانلود بخش یک

دانلود بخش دو

دانلود بخش سه

دانلود بخش چهار

دانلود بخش پنج

---

دانلود کرک

---

نحوه نصب کرک: پس از نصب از پوشه کرک فایل SynCad که پسوند آن LIC است را به پوشه نصب برنامه کپی کنید.

ویژگیهای برجسته این نرم افزار

synaptiCAD  در سال 1992 جهت فراهم کردن ابزاری برای ویرایش دیاگرام های زمانی پدید آمد. از آن زمان تاکنون این محصول توسعه داده شد تا ایجاد test-bench برای کدهای VHDL و Verilog و آنالیز زمانی و شبیه سازی و مستند سازی کاتالوگ های داده و شبیه سازی verilog  را نیز دربر بگیرد. محصولات synaptiCAD شامل

 

1)ویرایشگر دیاگرامهای زمانی Timing Diagram Editorsشامل:

 

Timing Diagrammer Pro: یک ابزار ویرایش و آنالیز دیاگرام زمانی 

 WaveFormer Pro: اضافه کردن پشتیبانی برای شبیه سازی ترجمه و شبیه سازی شکل موج 

 DataSheet Pro :یک محیط حرفه برای طراحی    datasheet 

2)ابزارهای شبیه سازی وخطایابی(Simulation and Debugging) شامل:

VeriLogger Extreme: ابزاری برای شبیه سازی کدهای verilog در سطح Unit ها 
BugHunter Pro : یک محیط گرافیکی برای ابزارهای Verilog  و VHDLGigaWave Viewer: ابزاری برای مشاهده شکل موج ها و موتور فشرده سازی شکل موج با کارایی بالا
Transaction Tracker: ابزاری مبتنی بر PSL/Sugar برای مشاهده تراکنش ها در سطح بالاتر
Verilog<=>VHDL Translation: ابزاری برای ترجمه و تبدیل  VHDL  و Verilig به یکدیگر
Gates-On-The-Fly: یک ویرایشگر شماتیک  netlist برای verilog. این ابزار با ابزارهای BugHunter Pro و GigaWave Viewer  نیز کار می کند و از ویرایش و آنالیز گرافیکی و دسته ای (batch-based) نیز پشتیبانی می کند.

3) ابزاری های تولیدTest Bench Generation Tools )   test-bench )   شامل:

testBencher Pro: یک ژنراتور مدل عملیاتی گذرگاه برای VHDL   VerilogWaveFormer Pro with Reactive TB Options:  یک سیگنال تکی مدل Verilog و VHDL  می سازد  که  به مدل تحت آزمون واکنش نشان می دهد.
WaveFormer Pro : یک دیاگرام زمانی تکی Verilog  , VHDL  می سازد. که test bench  را تحریک می کند.